ゲストさんからアドバイスを受けましたので、アドバイスを、原文のまま、まとめました。
高電圧電源が壊れるとのことですが、555ICが破壊されるのではないでしょうか？
だとすれば、フライバックトランス２次側短絡時にキックバック電圧が最大となり、ICの電源端子への過電圧が破壊を引き起こすと予想します。
改善するには電源を２つ用意する方法が考えられます。
IC専用の電源と、フライバックトランス-FET間専用の電源と分けてやってみてはどうでしょうか。
もしくは、フライバックトランスの＋側-FETの－側をまとめて大容量(例えば2000μF)のコンデンサを繋いでみてはどうでしょうか？
破壊防止と安定動作の為IC直近にもVDD-GND間に数μFのコンデンサを付ける事をお勧めします。
FETが破壊される場合（では無いと思いますが）
FETのドレイン-ソース間には抵抗とコンデンサを直列につないだ回路を接続するのが一般的で効果があります。もちろん最適値というものがありますが、計器が必要です。
ためしに220Ωと2200pFの直列回路を繋いでおくと急しゅんなパルス電圧もしくは過電圧に
回路図では分かりにくいと思ったので実写にしました。
私もフライバックトランスで遊んでいたので難しさが良く分かります。
写真１番目ですが、一次巻き線は自分で巻く事を強く推奨します。と言うのも、高電圧側と近いので、放電して555ICがダメージを受けます。写真の様にするとかなり絶縁耐力をあげる事ができます。
写真５番目で全体図ですが、電源が二つあるのが分かりますでしょうか？24と書いてあるのと、ふたまわり程小さい電源です。一つはフライバックトランス用、一つは555IC専用電源です。こうする事で電源を分けます。
写真６番目に、フライバック電源用のコンデンサとスナバー回路があります。スナバー回路とは急峻なパルスを吸収してくれます。(FETの故障原因の除去の有効策と思われます)
以上、有効な改善策と思われますので参考にどうぞ。